半导体周报1210-半导体之Chiplet
半导体周报-1210
一、行业新闻及动态：
1、半导体设计：
《科创板日报》27日讯，美光宣布推出128GB DDR5 RDIMM内存条，采用单片容量32Gb的颗粒，速度可达8000MT/s。这款产品的芯片采用美光1β技术打造，适用于数据中心、云计算、人工智能等。美光表示128GB DDR5 RDIMM产品单位容量提升超过45%，能效提升高达24%，延迟大幅降低16%，AI训练效率提升高达28%。
财联社11月29日电，亚马逊云计算部门AWS发布升级款自研芯片Graviton4，性能较上一代提升30%，采用这款处理器的电脑将于未来数月上市。该公司还发布了面向AI系统的升级款处理器Trainium2，将于2024年投入应用，以取代英伟达的AI加速器产品。此外，亚马逊扩大与英伟达的伙伴关系，AWS将是Grace Hopper Superchip升级款产品的第一个大客户。
财联社11月29日电，据长鑫存储官网消息，11月28日，长鑫存储正式推出LPDDR5系列产品，包括12Gb的LPDDR5颗粒，POP封装的12GB LPDDR5芯片及DSC封装的6GB LPDDR5芯片。12GB LPDDR5芯片目前已在国内主流手机厂商小米、传音等品牌机型上完成验证。LPDDR5是长鑫存储面向中高端移动设备市场推出的产品，它的市场化落地将进一步完善长鑫存储DRAM芯片的产品布局。
2、半导体制造及封测：
《科创板日报》28日讯，韩国SK集团子公司SK Materials Performance（SKMP）已开发出一种高厚度KrF光刻胶，并通过了SK海力士的性能验证，这将有利于SK海力士3D NAND闪存的技术开发。据悉，SKMP开发的新型KrF光刻胶厚度为14~15微米，与东进半导体向三星供应的产品类似，而日本JSR公司的类似产品厚度仅为10微米。
《科创板日报》28日讯，韩国SK集团子公司SK Materials Performance（SKMP）已开发出一种高厚度KrF光刻胶，并通过了SK海力士的性能验证，这将有利于SK海力士3D NAND闪存的技术开发。据悉，SKMP开发的新型KrF光刻胶厚度为14~15微米，与东进半导体向三星供应的产品类似，而日本JSR公司的类似产品厚度仅为10微米。
3、其他：
《科创板日报》1日讯，国际半导体产业协会（SEMI）统计，第三季全球半导体设备销售256亿美元，环比下降1%，较去年同期减少11%。中国第三季全球半导体设备销售达110.6亿美元，环比增长46%，同比增长42%。
《科创板日报》1日讯，据半导体市场研究公司TrendForce统计，SK海力士第三季度以49.6%的市场份额稳居服务器DRAM市场第一，销售额达18.5亿美元。三星电子以13.13亿美元的销售额排名第二，占据35.2%的市场份额。第三名是美光，销售额为5.6亿美元，市场份额为15.0%。
二、本周话题——半导体之Chiplet
Chiplet 俗称“芯粒”或“小芯片组”，通过将原来集成于同一 SoC 中的各个元件分拆，独立为多个具特定功能的 Chiplet，分开制造后再通过先进封装技术将彼此互联，最终集成封装为一个系统芯片。Chiplet 可以将一颗大芯片拆解设计成几颗与之有相同制程的小芯片，也可以将其拆解设计成几颗拥有不同制程的小芯片。Chiplet 是一种硅片级别的 IP 整合重用技术，其模块化的集成方式可以有效提高芯片的研发速度，降低研发成本和芯片研制门槛。
传统的 SoC 是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上，其追求的是高度的集成化，利用先进制程对于所有的单元进行全面的提升。而 Chiplet是在设计系统芯片时，先按照不同的计算单元或功能单元进行分解；然后针对每个单元选择最适合的半导体制程工艺分别进行制造；再通过先进封装技术将各个单元彼此互联；最终集成封装为一个系统级芯片组。
Chiplet 结构示意图
资料来源：传感器技术，安信证券研究中心
随着工艺制程节点继续向着更小的 5nm、3nm 甚至埃米级别推进，半导体工艺制程已经越来越逼近物理极限，不仅推进的难度越来越高，所需要付出的代价也越来越大。研究机构 IBS 统计对比 16nm 至 3nm 的单位数量的晶体管成本指出，随着制程工艺的推进，单位数量的晶体管成本的下降幅度在急剧降低。比如从 16nm 到 10nm，每 10 亿颗晶体管的成本降低了 23.5%，而从 5nm 到 3nm 成本仅下降了 4%。随着先进制程的持续推进，单位晶体管所需要付出的成本降低的速度正在持续放缓，即意味着摩尔定律正在放缓。在集成电路过去几十年的发展过程中，受摩尔定律的指引，在晶体管的尺寸不断微缩以及处理器性能不断增强的同时，半导体制程工艺的成本可以维持不变，甚至下降。Chiplet 能够通过多个裸片片间集成，突破了单芯片 SoC 的诸多瓶颈，带来一系列优越特性，从而延续摩尔定律。
摩尔定律正在放缓
资料来源：IBS，安信证券研究中心
Chiplet 可以通过 MCM、InFO、CoWoS、EMIB 等多项封装技术实现，核心技术主要由台积电、日月光、英特尔等全球半导体龙头厂商主导，横跨 2D 至 3D 等多个级别的封装技术。不同方案具备不同的封装难度、成本和性能，可以满足下游客户不同偏好的需求。
主要分类：
MCM(Multi-Chip Module)：通过封装基板走线将多个芯片 Die 互联，具有封装成本低等优势，但由于走线线距宽、封装密度低，所以接口速率低、延时较高。
MCM 封装结构示意图
资料来源：汽车电子与软件，国联证券研究所
InFO(Integrated Fan-Out)：采用扇出型封装，具有高密度的 RDL 和 TIV，适用于移动终端、高性能计算等应用领域。
InFO_PoP 封装结构示意图
资料来源：台积电，国联证券研究所
CoWoS(Chip-on-Wafer-on-Substrate)：包括 CoWoS-S、CoWoS-R、CoWoSL 等多种技术。CoWoS-S 是该系列基础技术，基于中间介质层实现 2.5D 封装技术，中间介质层采用成熟制程的芯片制造工艺，具有更高密度和更大速率等优势。
CoWoS 封装结构示意图
资料来源：汽车电子与软件，国联证券研究所
EMIB(Embedded Multi-die Interconnect Bridge)：英特尔主导的一项 2.5D 封装技术，使用多个嵌入式包含多个路由层的桥接芯片，同时内嵌至封装基板，不再使
EMIB 封装结构示意图
资料来源：汽车电子与软件，国联证券研究所
Chiplet 在保证性能前提下帮助产品降本增效。由于大芯片面临良率大幅下降的缺陷，因此采用 Chiplet 方案可以提升芯粒良率，从而降低成本，同时可以保证只增加有限的芯片面积。以 AMD Zen1 为例，AMD 将 Zen1 分成 4 个独立模块并重新拼接，在面积只增加 10%的情况下，降低了 40%的量产成本。伴随着 AMD Zen 系列的成功上市，Chiplet 在降本增效方面的优势也得到了充分的证明。
Chiplet 对 AMD Zen1 处理器的提升
来源：AMD，奇异摩尔，国联证券研究所
Chiplet 具体方案包括同构、异构、异质。同构即对相同制程和类型的芯片进行连接扩展，如 4 个 7nm，单颗算力 30 个 tops，4 个堆为 120tops。异构堆叠是通过把大芯片分成面积更小的单元模块，选择最适合的半导体制程工艺，从而实现媲美乃至超越传统 SOC 的性能和各项表现。异质主要指将不同材料的芯片集成为一体。
异构集成和异质集成
资料来源：第六届中国系统级封装大会，SCI，天风证券研究所
（1）同构小芯粒集成方案提升良率，降低成本，结合 AMD Zen1 架构的应用案例，增加 10%面积，良率提升，降低了 40%的量产成本。同构小芯粒集成方 案有望带来性能的百分比增长。
（2）同构扩展方案能够大幅提高性能以应对算力爆炸的时代需求，结合苹果 M1 Ultra 将 两个 M1 Max 芯片连成一个芯片，芯片面积增加 100%，各项硬件指标也实现了直接翻倍。
（3）异构集成方案对芯片进行了“模块化”的拆分，各个模块采用其合适的制程，在降低设计成本和难度的同时大幅提升芯片性能。同时 Chiplet 能够助力处理器的超异构趋势，平衡处理器的性能和灵活性，带来算力的指数级增长。
Chiplet工艺的优势：
1. Chiplet 能显著提升良率。在高性能计算、AI 等方面的巨大运算需求下，芯片性能快速提升，芯片中的晶体管数量也在快速增加，导致芯片面积不断变大。对于晶圆制造工艺而言，芯片面积越大，工艺的良率越低。由于每片 wafer 上都有一定概率的失效点，而对于晶圆工艺来说，在同等技术条件下难以降低失效点的数量，因此被制造的芯片面积较大，失效点落在单个芯片上的概率就越大，所以良率会下降。通过运用 Chiplet 的手段，可以将大芯片拆解分割成几颗小芯片，单个芯片面积变小，失效点落在单个小芯片上的概率将大大降低，从而提高了制造良率。
Chiplet 提升良率
资料来源：传感器技术，安信证券研究中心
2. Chiplet 能降低芯片制造成本。Chiplet 的核心思想是先分后合，先将单芯片中的功能块拆分出来，再通过先进封装模块集成为单芯片。将 SoC 进行 Chiplet 化之后，不同的芯粒可以根据需要来选择合适的工艺制程分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大地降低芯片的制造成本。
Chiplet 技术显著降低成本
资料来源：Wikichip，安信证券研究中心
3. Chiplet 能提高芯片设计的灵活度，显著降低设计成本。由于 Chiplet 芯粒可以独立设计和组装，因此制造商可以根据自己的需要来选择不同类型、不同规格和不同供应商的芯粒进行组合，很大程度上提高了芯片设计的灵活性和可定制化程度；并且制造商可以依赖于预定好的芯片工具箱来设计新产品，缩短芯片的上市时间。同时 The Linley Group 在《Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small》中提出，Chiplet 技术可以将大型 7nm 设计的成本降低高达 25%；在 5nm 及以下的情况下，节省的成本更大。
产业链：
从产业链各环节来看，Chiplet 革新半导体产业生态，芯片设计和封装或处于链条中心环节，Omdia 预估 2024/2035 年全球市场规模达 58/570 亿美元。Chiplet 发展涉及到整个半导体产业链，是一场生态变革，会影响到从 EDA 厂商、晶圆制造和封装公司、芯粒 IP供应商、Chiplet 产品及系统设计公司到 Fabless 设计厂商的各个环节的参与者。在分工上，当前由于产业规模尚未起量，企业边界较为模糊，大多数会跨越多个环节，例如国内的奇异摩尔、北极雄芯、奎芯科技在提供芯粒方案同时也涉及芯片设计服务。据 Omdia 报告，2024 年 Chiplet 的市场规模将达到 58 亿美元，2035 年则会超过 570 亿美元，Chiplet 的全球市场规模将迎来快速增长。
从产业链整体分工来看，发展初期企业边界较为模糊，Chiplet 的平台是竞相布局的焦点。例如上文提到的一些企业既提供芯粒方案也涉及芯片设计服务，而 Chiplet 芯片设计企业的芯粒主要是自己提供，如 AMD、华为、芯原微等；Chiplet 的平台是竞相布局的焦点，不论是芯片设计服务企业（如奇异摩尔）、封装企业（如长电、日月光等），还是 EDA 工具（如概伦电子、华大九天等）企业都有所涉及，在为自身研发服务的同时，未来有机会成为行业通用平台。
Chiplet 产业链
资料来源：力合产研公众号，天风证券研究所
（1）设计环节： 产品良率提升、开发成本降低，先进制程要求降低。Chiplet 降低了对先进制程的需求，能够降低大规模芯片设计的门槛，同时降低制造成本，提升芯片良率。
（2）EDA 环节：新 EDA 平台诉求促进价值提升。EDA 企业方面，直接套用原来的 EDA工具很难发挥出 Chiplet 真正优势。Chiplet 需要一个新的 EDA 平台，在架构、物理实现、分析及验证等方面都要适应 Chiplet 的需求，从“系统设计”到“签核”做出重构。
（3）IP 环节：IP 供应商在产业链中的重要性上升，需要其提供高速互联 IP，帮助设计厂商加快产品迭代速度。
（4）制造环节：良率提升，成本降低，小芯片和硅转接板（silicon interposer）的使用增加带来价值增量。工艺迭代方面，Chiplet 迭代周期远低于 ASIC，可提升晶圆厂的产线利用率。 工艺制程方面，Chiplet 可以降低对先进工艺制程的依赖，实现与先进工艺相接近的性能。大幅提高芯片的良率、提升晶圆面积利用率，进一步降低制造成本。先进封装中使用的硅转接板为晶圆厂制造，故会带来价值量的提升。
（5）封测环节：先进封装驱动下，封测环节价值量显著提升。Chiplet 核心在于高速互联，对封装工艺提出更高要求，特别是专注于提升封装体的复杂度和集成度的先进封装。从同构小芯粒集成到同构扩展再到异构集成。SoC 分解为芯粒使得封装难度陡增，互联封装需要保障芯粒连接工艺的可靠性、普适性，实现芯粒间数据传输的大带宽、低延迟。根据 YOLE，先进封装市场预计 2019-2025 年复合年增长率为 6.6%，2025 年将达到 420 亿美元。其中 2.5D/3D 堆叠 IC、ED 和 FO 是增长最快的技术平台，复合年增长率分别为 21%、18%和 16%。
测试环节方面，小芯片数量增多，并行 Die-to-Die 接口基本上都包含了大量的（上千个）IO 引脚，来驱动跨 Chiplet 的单端信号，测试中需要使用边界扫描(Boundary Scan)测试才能确保多个裸芯互联的可靠性，Chiplet 或提升测试难度及测试工作量。封装测试设备环节方面，伴随下游芯片封测数量、价值量提升，有望迎来需求起量。
（6）材料环节：Chiplet 的应用会增加封装载板的用量。用于高端产品的载板层数多，面积大，线路密度高，通孔小，将推动以 ABF 作为积层绝缘介质材料的 ABF 载板用量。
设计及封装环节
Chiplet的发展 30%靠设计方法的改变，70%依靠封装技术的进步。厂商利用先进封装、互联设计及Chiplet 芯粒，进行片间和片上互联优化集成，来为芯片设计提供价值。因此互联设计和先进封装是其中两个重要的技术实现方式。以下从设计环节和封测环节分别介绍：
1、设计环节：设计公司需要以“模块化”思路设计产品，并将产品各模块“Chiplet 化”。在一颗以 Chiplet为概念设计的大芯片里，有运算和 CPU 相关的芯片，还有很多非核心运算相关的模块。
非核心运算相关的模块方面，模拟、通信，接口类，这类模块不需要采用最先进的制程，需要将其放在非先进制程的 base die/I/O Die 里，base die/I/O Die 需要高速互联 IP，并把这些模块集合成一颗整个大的芯片。
核心运算相关的模块如 CPU，竞争力表现为其整体的核数、线程数、片上缓存、整体跑分数的提升，同时还获得了整个产品量产和开发成本大幅降低，采用 Chiplet 架构设计 CPU，可以直接获得产品本身的良率、开发成本、集成度和整体性能的提升。
2、封装环节：封装演进的本质是在成本可控的情况下尽可能提升互联的密度与速度，从 2D 封装到 2.5DChiplet、3D Chiplet，封装环节价值量&重要性不断提升。
Chiplet 从横向集成发展到纵向堆叠，2D 封装不再能满足高性能需求。Chiplet 首先在平面维度对芯粒进行集成，随着市场越来越多元化，人工智能、大数据、云计算等应用相继兴起，都希望有更高的运算速率，更高的带宽，更小体积，2D 封装如 SiP(Svstem in Package)和 SoB(System on Board)，由于是普通封装和板级的工艺，布线密度受限，导致整个产品带宽受限，尺寸偏大。芯片在 2D 层面的微缩已不能满足性能提升诉求，2.5D Chiplet、3DChiplet 才是未来提升系统效能、缩小芯片面积、整合不同功能的发展趋势。
（1）2.5D Chiplet：interposer 及 TSV 等提升封装价值量。2.5D Chiplet 的核心是多芯片/芯粒通过高密度的介质互联集成。按照互联方式不同主要有CoWoS、EMIB 等。在 2.5D 封装中，芯片并排放置在中介层(interposer)顶部，通过芯片的微凸块(uBump)和中介层中的布线实现互连。中介层通过硅通孔(TSV)实现上下层的互连，再通过锡球(C4)焊接至传统 2D 的封装基板上。
（2）3D Chiplet：TSV 工艺难度高，性能大幅提升在处理器领域率先应用。相较于 2.5D Chiplet，3D Chiplet 直接将芯片堆叠，涉及硅通孔工艺难度高，在处理器和存储方案中有较多应用。与 2.5D Chiplet 技术主要区别在于，2.5D Chiplet 是在中介层Interposer 上进行布线和打孔，而 3D Chiplet 是直接在芯片上打孔和布线，通过 TSV 技术电气连接上下层芯片。挑战在于要在芯片内直接制作硅穿孔困难度极高，但由于高效能运算、人工智能等应用兴起，叠加 TSV 技术愈来愈成熟，可以看到越来越多的 CPU、GPU 和记忆体开始采用 3D Chiplet。
主流的 3D Chiplet 技术包括 CoW 和 WoW 等，大幅提升芯片性能、能耗比及良率。WoW（Wafer on Wafer）技术实现方式为将多个芯片堆叠起来，从以往的 2.5D Chiplet 在晶圆上水平放置模块的方式，改为垂直放置两个或以上的模块。通过 WoW 技术，可以把更多的模块放到相同面积的晶圆中，并能使每个芯片以极高的速度和极低的延迟通信，从而实现芯片性能和能耗比的全面提升。CoW（Chip on Wafer）技术是一种在硅晶圆上堆叠 Chiplet的技术，它将多个 Chiplet 通过封装制程连接至硅晶圆。采用 CoW 设计的芯片，生产上会更加的成熟，良率也会得到大幅提升。
3D 封装示意图
资料来源：旺财芯片公众号，天风证券研究所
行业现状：
Chiplet 市场规模 2035 年有望达到 570 亿美元。根据 Omdia 的数据，Chiplet的市场规模在 2018 年仅有 6.45 亿美元，2024 年预计可以达到 58 亿美元，2018-2024 年复合增速约为 44%；同时 Omdia 预计 Chiplet 市场规模在 2035 年有望达到570 亿美元，2024-2035 年复合增速约为 23%。
Chiplet 市场规模及预测（亿美元）
资料来源：Omdia，国联证券研究所
根据 Gartner 数据统计，基于 Chiplet 的半导体器件销售收入在 2020 年仅为 33 亿美元，2022 年已超过 100 亿美元，预计 2023 年将超过 250 亿美元，2024 年将达到 505 亿美元，复合年增长率高达 98%。超过 30%的 SiP 封装将使用芯粒（Chiplet）来优化成本、性能和上市时间。MPU 占据 Chiplet 大部分应用应用场景，Omdia 预测 2024 年用于 MPU 的 Chiplet 约占Chiplet 总市场规模的 43%。
基于 Chiplet 的半导体器件销售收入
资料来源：中国电子报，Gartner，安信证券研究中心
先进封装是实现 Chiplet 的前提，Chiplet 对先进封装提出更高要求。根据 Yole 数据统计，2021 年先进封装市场收入达 321 亿美元，预计 2027 年将实现 572 亿美元，复合年增长率为10%。Chiplet 的实现需要依托于先进封装，在芯片小型化的设计过程中，需要添加更多 I/O与其他芯片接口，裸片尺寸有必要保持较大且留有空白空间，导致部分芯片无法拆分，芯片尺寸小型化的上限被 pad（晶片的管脚）限制。并且单个晶片上的布线密度和信号传输质量远高于 Chiplet 之间，要实现 Chiplet 的信号传输，就要求发展出高密度、大带宽布线的“先进封装技术”。
先进封装市场规模
资料来源：电子工程世界，Yole，安信证券研究中心
竞争格局：
目前全球封装技术主要由台积电、三星、Intel 等公司主导，主要是 2.5D 和 3D 封装。2.5D 封装技术已非常成熟，广泛应用于 FPGA、CPU、GPU 等芯片，目前是 Chiplet 架构产品主要的封装解决方案。3D 封装能够帮助实现 3D IC，即晶粒间的堆叠和高密度互连，可以提供更为灵活的设计选择。但 3D 封装的技术难度更高，目前主要有英特尔和台积电掌握 3D 封装技术并商用。
台积电比三星、英特尔更早采用 Chiplet 的封装方式。台积电推出了 3D Fabric ，搭载了完备的 3D 硅堆栈（3D Silicon Stacking）和先进的封装技术。3DFabric 是由台积电前端 3D 硅堆栈技术 TSMC SoIC 系统整合的芯片，由基板晶圆上封装（Chip on Wafer on Substrate, CoWoS）与整合型扇出（Integrated Fan-Out, InFO）的后端 3D 导线连接技术所组成，能够为客户提供整合异质小芯片（Chiplet）的弹性解决方案。该项技术先后被用于赛灵思的 FPGA、英伟达的 GPU 以及 AMD 的 CPU。
Intel 主导的 2.5D 封装技术为 EMIB，使用多个嵌入式包含多个路由层的桥接芯片，同时内嵌至封装基板，达到高效和高密度的封装。由于不再使用 interposer 作为中间介质，可以去掉原有连接至 interposer 所需要的 TSV，以及由于 interposer 尺寸所带来的封装尺寸的限制，可以获得更好的灵活性和更高的集成度。相较于 MCM 和 CoWoS 技术，EMIB 技术获得更高的集成度和制造良率。英特尔对各种先进封装产品组合 (如 Foveros、EMIB 和 Co-EMIB) 的投资是实施公司新领导层所公布的 IDM2.0 战略的关键。
三星也在积极投资先进的封装技术，以满足 HPC 应用在异质芯片整合的快速发展。2020 年 8 月，三星公布了 X Cube 3D 封装技术。在芯片互连方面，使用成熟的硅通孔 TSV 工艺。目前X Cube 能把 SRAM 芯片堆叠在三星生产的 7nm EUV 工艺的逻辑芯片上，在更易于扩展 SRAM 容量的同时也缩短了信号连接距离，提升了数据传输的速度。此后发布的 I-Cube 可以将一个或多个逻辑 die 和多个 HBM die 水平放置在硅中介层，进行异构集成。
国内Chiplet发展现状：
Chiplet 被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破，因此，中国半导体企业紧跟产业趋势，纷纷走向 Chiplet 研发的道路。中国三大封测企业长电科技、通富微电与华天科技都在积极布局 Chiplet 技术，目前已经具备 Chiplet 量产能力。
长电科技推出的面向 Chiplet 小芯片的高密度多维异构集成技术平台 XDFOI™可实现 TSVless 技术，达到性能和成本的双重优势，重点应用领域为高性能运算如 FPGA、CPU/GPU、AI、5G、自动驾驶、智能医疗等。XDFOI ™是一种以 2.5D TSV-less 为基本技术平台的封装技术，在线宽/线距可达到 2μm/2μm 的同时，还可以实现多层布线层，以及 2D/2.5D 和 3D 多种异构封装，能够提供小芯片（Chiplet）及异构封装的系统封装解决方案。目前长电先进 XDFOI™2.5D 试验线已建设完成，并进入稳定量产阶段，同步实现国际客户 4nm 节点多芯片系统集成封装产品出货。
通富微电在先进封装方面公司已大规模生产 Chiplet 产品，7nm 产品已大规模量产，5nm 产品已完成研发即将量产。公司目前已建成国内顶级 2.5D/3D 封装平台（VISionS）及超大尺寸FCBGA 研发平台，完成高层数再布线技术开发。AMD 是最早研究并实现 Chiplet 应用的公司之一，通富微电作为 AMD 在大陆唯一的封测合作伙伴，目前已经在 Chiplet 封装技术领域取得市场先机，形成先发竞争优势。
华天科技已量产 Chiplet 产品，主要应用于 5G 通信、医疗等领域。华天科技已掌握 SiP、FC、TSV、Bumping、Fan-Out、WLP、3D 等先进封装技术。华天科技目前已建立三维晶圆级封装平台—3D Matrix，该平台由 TSV、eSiFo（Fan-out）、3D SIP 三大封装技术构成。
大陆相关企业：
长电科技
公司全球知名的集成电路封装测试企业，面向全球提供封装设计、产品开发及认证，以及从芯片中测、封装到成品测试及出货的全套专业生产服务。公司具有广泛的技术积累和产品解决方案，包括有自主知识产权的 Fan-out eWLB、WLCSP、Bump、PoP、fcBGA、SiP、PA 等封装技术，另外引线框封装及自主品牌的分立器件也深受客户褒奖。Chiplet 系列工艺已实现量产。2021 年 7 月长电科技正式推出面向 Chiplet 的高密度多维异构集成技术平台 XDFOI TM。2023 年 1 月 5 日，全球领先的集成电路制造和技术服务提供商长电科技宣布，公司 XDFOI TM Chiplet 高密度多维异构集成系列工艺已按计划进入稳定量产阶段，同步实现国际客户 4nm 节点多芯片系统集成封装产品出货，最大封装体面积约为 1500mm²的系统级封装。
华天科技
公司主要从事半导体集成电路、MEMS 传感器、半导体元器件的封装测试业务。目前公司集成电路封装产品主要有DIP/SDIP、SOT、SOP、SSOP、TSSOP/ETSSOP、QFP/LQFP/TQFP、QFN/DFN、BGA/LGA、FC、MCM(MCP)、SiP、WLP、TSV、Bumping、MEMS 等多个系列，产品主要应用于计算机、网络通讯、消费电子及智能移动终端、物联网、工业自动化控制、汽车电子等电子整机和智能化领。Chiplet 技术平台已经量产。公司拥有 Chiplet 技术平台，并且已经量产，主要应用于 5G 通信、医疗、物联网等领域。公司大力发展 SiP、FC、TSV、Fan-Out、WLP、2.5D、3D、Chiplet、FOPLP 等先进封装技术和产品，扩展公司业务领域，提升核心业务的技术含量与市场附加值，努力提高市场份额和盈利能力。
通富微电
公司是由南通华达微电子和富士通共同投资、由中方控股的中外合资股份制企业，专业从事集成电路封装测试。公司目前的封装技术包括 Bumping、WLCSP、FC、BGA、SiP 等先进封测技术，QFN、QFP、SO 等传统封装技术以及汽车电子产品、MEMS 等封装技术；测试技术包括圆片测试、系统测试等。公司是 Chiplet 产业领军者 AMD 的核心封测供应商，占其订单总数的 80%以上（2022 年）。凭借 7nm、5nm、FCBGA、Chiplet 等先进技术优势，不断强化与 AMD等行业领先企业的深度合作，巩固和扩大先进产品市占率。公司将持续 5nm、4nm、3nm 新品研发，计划 2023 年积极开展东南亚设厂布局的计划，全力支持国际大客户高端进阶，将深度受益高性能计算芯片未来的广阔前景。
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参考资料：
安信证券：先进制程贴近物理极限，算力需求 Chiplet 迎来黄金发展期
天风证券：Chiplet：设计引领、封装赋能，助推产业链价值重构和国产芯破局
国联证券：Chiplet 是半导体性能长期提升的重要路径
