半导体周报(国科龙晖整理)-0402

1. 行业新闻及动态

（1）半导体设计

由于部分供应商如美光（Micron）、SK海力士（SK hynix）已经启动DRAM减产，相较第一季DRAM均价跌幅近20%，预估第二季跌幅会收敛至10%~15%。由于2023下半年需求复苏状况仍不明确，DRAM均价下行周期尚不见终止，在目前原厂库存水位仍高的情况下，除非有更大规模的减产发生，后续合约价才有可能反转。

车用芯片短缺现象自2022年第四季起逐渐改善，除硅基功率器件、微控制器仍紧缺，电源管理芯片、CMOS影像传感器、嵌入式多媒体卡、显示驱动IC交期陆续松动，然而随着整车厂积压订单逐渐去化，汽车供应链对车用芯片购买力道正逐渐消退，预估2023年多数车用芯片交期将持续缩短。

在华为举行的硬、软件工具誓师大会上，华为轮值董事长徐直军表示，华为芯片设计EDA工具团队联合国内EDA企业，共同打造了14nm以上工艺所需EDA工具，基本实现了14nm以上EDA工具国产化，2023年将完成对其全面验证。

（2）半导体制造及封测

美国和加拿大计划建立北美“半导体走廊”，先从IBM扩张开始，加拿大政府将斥资2.5亿加元(约合1.8亿美元)用于本国半导体产业，以促进研发和制造，国际商用机器公司(IBM)将“提供一笔重大投资在位于(魁北克)布罗蒙特的工厂开发新的、扩大的包装和检测能力”。

（3）半导体设备及材料

卓芯杰（苏州）半导体材料科技有限公司国产光刻胶项目落户苏州太仓，据介绍，该项目在主体树脂的结构设计，单体的合成工艺，主体树脂的合成工艺，配方研究等多个方面论证了193nm光刻胶的研制工艺，合成出了多种适用的单体及多种结构的主体树脂，进行了大量的配方研究，筛选出了最佳配方，研制出的样品最佳分辨率为0.1μm，可在7-14nm的光刻机上使用，不但具有优异的分辨率和光敏性，而且还具有良好的粘附性和抗干法腐蚀性。

（4）其它

韩国政府周六发布初步统计资料显示，由于全球对于半导体的需求持续不振，韩国3月出口较去年同期大减13.6％，且为连续第六个月衰退，其中，占外销大宗的半导体出口更是年减35％。根据韩国产业通商资源部公布的报告，3月出口额达551.2亿美元，较去年同期衰退13.6％，不仅是连六衰，创下2020年以来首见出口连六黑，且跌幅还大于2月的7.5％，显示出口状况持续低迷。

2022Q4日本对中国半导体设备出口额同比下降16%，而美国下降50%，荷兰下降44%，随着美国方面加强对先进芯片技术的贸易限制，2022年美国和日本对中国的半导体制造设备出口出现三年来首次下降，日本和美国对世界其他地区的出口分别增长了26%和10%。

3月28日美国商务部再将5家中国实体列入贸易黑名单，全部为海康威视的子公司，这五家公司分别是，洛浦海视鼎鑫电子技术有限公司，墨玉海视电子技术有限公司，皮山海视永安电子技术有限公司，乌鲁木齐海视新安电子技术有限公司，于田海视美阗电子技术有限公司。

2. 本周话题：半导体封装—Chiplet封装

Chiplet俗称“芯粒”，又称“小芯片组”，从字面意义上可以理解为“粒度更小的芯片”。它是将一类满足特定功能的die，通过die-to-die内部互联技术实现多个模块芯片与底层基础芯片封装在一起，进而形成一个系统芯片。它可以有效提升芯片的集成度，是在不改变制程的前提下提升算力，并且保证芯片生产良率的一种手段。

与传统SoC相比，Chiplet在设计灵活度、设计与生产成本、上市周期等方面优势明显。传统SoC，即系统级单芯片，是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。随着摩尔定律放缓，传统的SoC的生产周期越来越长，在成本大幅增加的情况下性能提升幅度有限，行业接近制造瓶颈；与SoC不同，Chiplet是将一块原本复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。相比传统的SoC，Chiplet能够有效降低研发、设计与制造成本，并显著提升芯片良率。英特尔公司高级副总裁、中国区董事长王锐在2022世界集成电路大会上表示，Chiplet技术是产业链生产效率进一步优化的必然选择。“不但提高芯片制造良品率，利用最合适的工艺满足数字、模拟、射频、I/O等不同技术需求，而且更将大规模的SoC按照不同的功能，分解为模块化的芯粒，减少重复的设计和验证环节，大幅度降低设计复杂程度，提高产品迭代速度。且有利于后续的产品迭代，缩短上市周期。”

摩尔定律指引过去几十年集成电路产业发展。摩尔定律由英特尔创始人之一的戈登·摩尔（GordonMoore）提出，其核心内容为：在价格不变时，集成电路上可以容纳的晶体管数量每18-24个月便会增加一倍，即：处理器性能大约每两年翻一倍，同时价格下降为之前的一半。在过去几十年，摩尔定律指引着集成电路产业发展。随着工艺进步，集成电路上晶体管密度不断提升，驱动计算机性能保持几何级数增长，而性能的快速提升则推动芯片价格迅速下降。“摩尔定律”发展陷入瓶颈，集成电路进入后摩尔时代。从1987年的1um制程至2015年的14nm制程，集成电路制程迭代大致符合“摩尔定律”的规律。但自2015年以来，集成电路先进制程的发展开始放缓，7nm、5nm、3nm制程的量产进度均落后于预期。随着台积电宣布2nm制程工艺实现突破，集成电路制程工艺已接近物理尺寸的极限，摩尔定律发展陷入瓶颈，行业进入了“后摩尔时代”。

后摩尔时代，Chiplet成为提高芯片算力与集成度的重要途径。后摩尔时代，随着集成度提升，SoC开始在供电、功耗和散热等方面面临挑战，芯片全流程设计成本大幅增加，而制程工艺接近极限，每次迭代升级都需要付出极大的额外成本，而随着性能提升，发热功耗等方面的问题也日益凸显，继续追求极致工艺的意义已经不大。Chiplet作为当下较受关注的半导体发展方向，可有效降低能够有效降低芯片设计与制造的门槛，提升良率和节约成本，因此成为摩尔定律趋缓背景下提升芯片集成度与算力的重要途径。

Chiplet优势一：降低芯片设计的复杂程度，有效降低研发与设计成本。Chiplet芯粒设计灵活，且可重复使用，通过将已知的合格芯片裸片进行集成，能够缩短芯片的研发与设计周期，降低研发设计成本。据悉，设计28nm芯片的平均成本为4,000万美元，设计7nm芯片的成本上升至2.17亿美元。而TheLinleyGroup的白皮书《ChipletsGainRapidAdoption:WhyBigChipsAreGettingSmall》中提出，Chiplet技术可以将大型7nm设计的成本降低25%。；

Chiplet优势二：提升良率。SoC将多个不同类型计算任务的计算单元以光刻形式集成在同一片晶圆上，随着先进制程不断推进，单位面积上集成的晶体管数量越来越多，设计周期越来越厂，芯片面积也在加大。高性能计算等领域巨大运算需求推动逻辑芯片运算核心数量上升，配套SRAM容量、I/O数量随之提升。随着芯片面积的加大和集成的晶体管数量增多，对制造过程中的芯片良率提出较高挑战，让芯片生产中的工艺误差和加工缺陷显得愈发明显，一个微小的缺陷就可能导致整个大芯片报废。Chiplet技术将大芯片分割成不同功能模块进行独立制造，通过将广泛的、成熟的芯片裸片进行集成，只需保障各个被集成的成熟芯片良率即可，能够降低先进制程的研发与制造风险，有效提升良率。

Chiplet优势三：大幅降低芯片制造成本。SoC中的逻辑计算单元对性能要求高，整体依赖先进制程，具有极高的生产壁垒与制造成本；Chiplet方案则可针对不同的模块采取不同的合适的制程，分开制造，最后采用先进封装技术进行组装，能大幅降低芯片的制造成本。

 

Chiplet芯片与SoC比较

 

资料来源：《后摩尔时代Chiplet技术的演进与挑战》

计算机能够根据一系列指令指示并且自动执行任意算术或逻辑操作串行的设备。日常生活中，我们所使用的任何电子系统都可以看作一个计算机，如：电脑、手机、平板乃至微波炉、遥控器等都包含了计算机系统作为核心控制设备。Chiplet出现离不开两个大的趋势：1）计算机系统的异构、集成程度越来越高；2）芯片间的数据通路带宽、延迟问题得到了产业界的解决。

如同现代经济系统一样，现代经济系统为了追求更高的产出效率，产生了极为庞大且复杂的产业分工体系，计算机系统的再分工就是异构计算。GPU、DPU的出现就是为了弥补CPU在图形计算、数据处理等方面的不足，让CPU能够专注于逻辑的判断与执行，这就是计算机系统（System）。精细化的分工也使得整个体系变得庞大，小型计算设备中只能将不同的芯片集成到一颗芯片上，组成了SoC（SystemonChip）。伴随着计算机在人类现代生活中承担越来越多的处理工作，计算机体系结构的异构趋势会愈发明显，需要的芯片面积也会越来越大，同时也需要如电源管理IC等芯片与逻辑芯片异质集成，而SoC作为一颗单独的芯片，其面积和加工方式却是受限的，所以SoC并不是异构的终极解决方案。

 

SoC的概念（SystemonChip）

 

资料来源：anandtech，华为手机官方商城

芯片的工作是执行指令，处理数据，芯片间的互联需要巨大的带宽和超低的延时。既然单颗芯片的面积不能无限增加，将一颗芯片拆解为多颗芯片，分开制造再封装到一起是一个很自然的想法。芯片间的互联需要构建强大的数据通路，即超高的频率、超大的带宽、超低的延时，以台积电CoWoS技术为代表的先进封装技术也使之得到了解决。2022年3月，Apple发布了M1Ultra芯片，其采用了UltraFusion封装架构，通过两枚M1Max晶粒的内部互连。架构上，M1Ultra采用了20核中央处理器，由16个高性能核心和4个高能效核心组成。与市面上功耗范围相近的16核CPU芯片相比，M1Ultra的性能高出90%。两颗M1Max的高速互联是苹果芯片实现领先的关键，苹果的UltraFusion架构利用硅中介层来连接多枚芯片，可同时传输超过10,000个信号，从而实现高达2.5TB/s低延迟处理器互联带宽。AMD为缓解“存储墙”问题，在其Zen3架构的锐龙75800X3D台式处理器率先采用3D堆叠L3高速缓存，使CPU可访问高达96MBL3级高速缓存，大幅提升芯片运算效率。

综上，Chiplet本身并非技术突破，而是多项技术迭代进步所共同塑造的里程碑，芯片龙头企业仍拥有话语权；因此，Chiplet技术短期内并不会给行业带来太多直接的影响和变化，但长期来看必将改变全球集成电路行业生态。同时，由于Chiplet在设计、制造、封装等多个环节具备成熟的技术支撑，其推进也将十分迅速。

 

Chiplet是PCB的集成缩小，SoC的解构放大

 

资料来源：Cadance官网

行业现状

“后摩尔时代”制程技术突破难度较大，工艺制程受成本大幅增长和技术壁垒等因素，进步速度放缓。据市场调研机构ICInsights统计，28nm制程节点的芯片开发成本为5,130万美元，16nm节点的开发成本为1亿美元，7nm节点的开发成本需要2.97亿美元，而5nm节点开发成本则上升至5.4亿美元。从产品开发角度，产品进入到大规模量产前需要多次流片验证，带来费用支出成倍增加。由于集成电路制程工艺短期内难以突破，且制程升级对芯片性能提升的边际收益有所收窄，通过先进封装技术提升芯片整体性能成为了集成电路行业的一个重要发展趋势。

 

不同制程节点下芯片的成本结构

 

资料来源：IBS

Chiplet可在一定程度上避免摩尔定律放缓的窘境，全球半导体龙头企业积极推进，市场规模有望实现高速增长。Omdia指出，2018年全球chiplet市场规模约为6.45亿美元，至2024年将达到58亿美元，预计到2035年有望突破570亿美元，2018-2035年复合增长率超过30%。

 

全球Chiplet芯片市场规模预测（亿美元）

 

资料来源：Omdia，东莞证券研究所

Chiplet优势显著，提高对先进封装与测试需求，国内及全球OSAT厂、晶圆代工大厂积极布局支持Chiplet方案的先进封装，目前已取得初步成果。国内方面，长电科技XDFOI平台以2.5D无TSV为基本技术平台，并于2023年1月宣布，XDFOIChiplet高密度度多维异构集成系列工艺已按计划进入稳定量产阶段，基于利用有机重布线堆叠中介层可实现2D/2.5D/3D集成，并已实现国际客户4nm多芯片系统集成封装产品出货；通富微电与AMD合作紧密，利用次微米级硅中介层以TSV将多芯片整合于单一封装，已实现7nm量产，5nm有望于22H2实现小规模试产；华天科技于3月28日晚间公告，公司全资子公司华天江苏拟投资28.58亿元，进行“高密度高可靠性先进封测研发及产业化”项目的建设。项目建成投产后形成Bumping84万片、WLCSP48万片、超高密度扇出UHDFO2.6万片的晶圆级集成电路年封测能力。

实现Chiplet所依靠的先进封装技术在产业链内仍然未实现统一，主要分为晶圆厂阵营和封装厂阵营：晶圆厂阵营以硅片加工实现互联为主，可提供更高速的连接和更好的拓展性；封装厂阵营则努力减少硅片加工需求，提出更有廉价、更有性价比的方案。

 

全球主要提供Chiplet封装厂商解决方案汇总

 

资料来源：公司官网，公司公告，东莞证券研究所

台积电：在2.5D和3D先进封装技术方面，台积电已将2.5D和3D先进封装相关技术整合为“3DFabric”平台，由客户自由选配，前段技术包含3D的整合芯片系统（SoICInFO3D），后段组装测试相关技术包含2D/2.5D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。

 

台积电集成及封装技术演进

 

资料来源：TSMC

三星：三星由1990年起开启封装技术研发，目前通过SiP实现高端封装技术演进，主要技术趋势汇总如下

 

三星电子封装布局历史沿革

 

资料来源：Samsung，Yole

日月光：日月光的FOCoS提供了一种用于实现小芯片集成的硅桥技术，称为FOCoS-B（桥），它利用带有路由层的微小硅片作为小芯片之间的封装内互连，例如图形计算芯片(GPU)和高带宽内存(HBM)。硅桥嵌入在扇出RDL层中，是一种可以不使用硅中介层的2.5D封装方案。FOCoS的硅桥在封装中提供超细间距互连，可以解决系统中的内存带宽瓶颈挑战。与使用硅中介层的2.5D封装相比，FOCoS-B的优势在于只需要将两个小芯片连接在一起的区域使用硅片，可大幅降低成本。

 

日月光FOCoS解决方案

 

资料来源：日月光

大陆相关企业

长电科技

长电科技聚焦关键应用领域，在5G通信类、高性能计算、消费类、汽车和工业等重要领域拥有行业领先的半导体先进封装技术（如SiP、WL-CSP、FC、eWLB、PiP、PoP及XDFOI系列等）以及混合信号/射频集成电路测试和资源优势，并实现规模量产，能够为市场和客户提供量身定制的技术解决方案。面向Chiplet异构集成应用推出XDFOI封装解决方案，涵盖2D/2.5D/3D集成技术。在2.5/3D集成技术领域，长电科技积极推动传统封装技术的突破，率先在晶圆级封装、倒装芯片互连、TSV等领域中采用多种创新集成技术，以开发差异化的解决方案。公司于2021年7月推出了XDFOI全系列极高密度扇出型封装解决方案，该技术是一种面向Chiplet应用的极高密度、多扇出型封装高密度异构集成解决方案，包括2D/2.5D/3D集成技术，能够为客户提供从常规密度到极高密度，从极小尺寸到极大尺寸的一站式服务。

 

面向Chiplet应用的XDFOI方案

 

资料来源：长电科技官方公众号

XDFOI方案预计于2022H2实现量产，相比2.5DTSV，XDFOI具备更高性能、更高可靠性以及更低成本等特性。XDFOI为一种以2.5DTSV-less为基本技术平台的封装技术，在设计上，该技术可实现3-4层高密度的走线，其线宽/线距最小可达2μm，可实现多层布线层，另外，采用了极窄节距凸块互联技术，封装尺寸大，可集成多颗芯片、高带宽内存和无源器件。长电科技已完成超高密度布线并开始客户样品流程，预计2022H2量产，重点应用领域为高性能运算如FPGA、CPU/GPU、AI、5G、自动驾驶、智能医疗等。长电科技的无硅通孔扇出型晶圆级高密度封装技术，可在硅中介层（SiInterposer）中使用堆叠通孔技术（StackedVIA）替代TSV技术。该技术可以实现多层RDL再布线层，2×2um的线宽间距，40um极窄凸块互联，以及多层芯片叠加。

长电科技2022年7月公告在进封测技术领域取得新的突破，实现4nm工艺制程手机芯片的封装，以及CPU、GPU和射频芯片的集成封装。4nm芯片作为先进硅节点技术，也是导入Chiplet封装的一部分，作为集成电路领域的顶尖科技产品之一，可被应用于智能手机、5G通信、人工智能、自动驾驶，以及包括GPU、CPU、FPGA、ASIC等产品在内的高性能计算领域。

 

长电科技目前封装技术/业务进展

 

资料来源：长电科技公告，长江证券研究所

通富微电

通富微电成立于1997年，并于2007年深交所上市，主要从事集成电路封装测试一体化业务。2021年全球OSAT中通富微电位列第五，先进封装方面位列第七。目前，公司技术布局进展顺利，已开始大规模生产Chiplet产品，工艺节点方面7nm产品实现量产，5nm产品完成研发。受益于公司在封测技术方面的持续耕耘，目前公司与AMD、NXP、TI、英飞凌、ST、联发科、展锐、韦尔股份、兆易创新、长鑫存储、长江存储、集创北方及其他国内外各细分领域头部客户建立了良好的合作关系，2021年，国内客户业务规模增长超100%。不断保稳业务压舱石。

2016年，通富微电收购AMD苏州及AMD槟城各85%股权并完成交割，在江苏苏州、马来西亚槟城拥有生产基地。目前，公司与AMD在高性能计算板块形成深度绑定，已经建成国内高端处理器产品最大量产封测基地，优质大客户深度合作发挥协同效应，进一步增强公司业绩确定性。同时，公司充分利用通富超威苏州和通富超威槟城的高端CPU、GPU量产封测平台，积极承接国内外客户高端产品的封测业务。

2015-2021年间，通富微电营业总收入从23.22亿元上升至158.12亿元。其中，2016年公司收购AMD苏州、槟城股权并与AMD开展深度合作，营收同比增长高达97.75%。2020年起，公司收入始终保持较高水平增长，2021年实现全年实现合计158.12亿元，同比+46.84%；此外，2021年公司实现归母净利润9.57亿元，同比+182.69%，延续了2020年的强劲增长态势。

免责声明：本文章不涉及投资建议，仅供分享观点所用。

参考资料：

长江证券：半导体与半导体生产设备行业：Chiplet技术，先进封装，谁主沉浮

东莞证券：Chiplet行业专题报告：Chiplet助力半导体产业弯道超车，先进封装、IC载板、半导体IP等多环节受益